PCIe 5.0

PCIe 5.0

Die schnellste und robusteste PCIe-Leistung

Doppelte Geschwindigkeit von PCIe 4.0 und Abwärtskompatibilität. Protokollanalysatoren für PCIe 5.0 unterstützen nicht nur Transferraten von 32 GT/s, sondern auch einen größeren Arbeitsspeicher, mehr Speicherkapazität sowie die Segmentierung für die Erfassung von mehr Upstream- und Downstream-Verkehr.

Produkte

Xgig 5P16 Analyzer/Exerciser/Jammer Platform for PCI Express 5.0
Combines A/E/J functionality on the same platform with support for the latest PCIe, NVMe and CXL specifications, and simultaneous multi-user Analyzer capability
Xgig5P8 Analyzer/Jammer Platform for PCI Express 5.0
Provides full-speed 32Gbps data capture, enabling detailed functional and performance analysis of PCIe protocol along with simultaneous multi-user capabilities
Xgig Exerciser Host Test Stand for PCI Express 5.0
The PCIe Exerciser Host Test Stand provides connectivity and power to a PCIe adapter card endpoint for testing and qualification.
Xgig 16-lane CEM Interposer for PCI Express 5.0
The PCIe 5.0 16-lane CEM Interposer enables debug and verification of new ICs, new system hardware designs, FPGA firmware, validation of system BIOS and software.
The Xgig® Jammer manipulates live network traffic to simulate errors in real time, enabling users to verify the responsiveness and robustness of error recovery processes.
Xgig Exerciser for PCI Express 5.0
The PCIe Exerciser generates PCIe data streams and responses for compliance testing and analysis PCIe 5.0 protocol.
Expert software comes standard with all Xgig Analyzers to provide a unique and robust set of debugging and analysis capabilities specifically designed to accelerate and simplify device development and troubleshooting.
Medusa Labs Test Tools Suite is leading application-based data testing and signal integrity testing tool enabling developers to identify, locate, and resolve elusive errors through stress testing before products are released to market.

Was ist PCIe 5.0?

Die 5. Generation des Standards „Peripheral Component Interconnect Express“ ist als PCIe 5.0 bekannt. Weitere gängige Bezeichnungen sind 5. PCIe, PCIe v5 oder PCI Express 5.0. Die erstmals 2003 eingeführte PCIe-Technologie hat sich zur Standardschnittstelle entwickelt, um Highspeed-Peripheriegeräte über einen separaten Punkt-zu-Punkt-Bus mit dem Mainboard zu verbinden.

Während es noch ganze sieben Jahre gedauert hatte, bis die Version PCIe 3.0 durch PCIe 4.0 ersetzt wurde, folgte die Entwicklung und Einführung der Spezifikationen von PCIe 5.0 bereits kurz nach PCIe 4.0 und ermöglicht erneut eine Verdoppelung der Bandbreite. Der endgültige PCIe-5.0-Standard ist bereits von der Speziellen Interessengruppe PCI (PCI-SIG) veröffentlicht worden.

Tester für PCIe 5.0

Mit jeder neuen PCIe-Version erhöhen sich die an die Teststandards und -verfahren gestellten Anforderungen. PCIe 5.0 macht hier keine Ausnahme. Überarbeitete EIEOS- (Electrical Idle Exit Ordered Set) und Takt-Funktionen wirken sich auf die Vorgehensweise beim Testen der Geräte als auch der Systeme aus. Uneingeschränkt abwärtskompatible Protokollanalysatoren, die eine Transferrate von 32 GT/s unterstützen, wie der VIAVI Xgig Analyzer, sind heute unverzichtbar, um Test- und Debugging-Prozesse für den neuen Standard PCIe 5.0 sicherzustellen. Ein größerer interner Speicher, mehr Speicherkapazität sowie die Segmentierung für die volumenintensivere Erfassung des Upstream- und Downstream-Verkehrs erlauben, längere Sequenzen aufzuzeichnen und dabei spezifische Pakete zur robusten Protokollanalyse herauszufiltern.

Alternative Protokolle, die in der neuen Spezifikation von PCIe 5.0 beschrieben sind, müssen bei den Tests ebenfalls uneingeschränkt berücksichtigt werden, da diese größere Vielseitigkeit jetzt anderen Protokolle erlaubt, den bewährten Protokollstapel der PCIe-Bitübertragungsschicht (Physical Layer) zu nutzen. Beispielsweise bietet das Protokoll Compute Express Link (CXL), das von vielen Branchenführern unterstützt wird, einen optimierten Protokollstapel mit Cache-Kohärenz, der ideal für latenzarme Schnittstellen geeignet ist. Neu hinzugefügte Leistungsmerkmale, wie Optionen zur Umgehung der Entzerrung (EQ-Bypass) und die Vorcodierung bei PCIe-5.0-Datenraten, bewirken, dass technisch führende Protokollanalysatoren mit anspruchsvollen Leistungsmerkmalen praktisch unverzichtbar geworden sind.

Auch das Jamming bleibt als Testfunktion wichtig, da die Echtzeit-Simulation des Netzverkehrs ein kritisches Anforderungskriterium für die PCIe-Hardware ist. Intelligente und protokollorientierte Jammer, wie die Plattform  Xgig Jammer ermöglichen die Inline-Konfiguration der PCIe-5.0-Messungen, automatische Erkennungs- und Regressionstests sowie eine breite Protokollpalette.  

Das Softwarepaket Xgig Expert, das zum Lieferumfang aller Analysatoren der Produktfamilie Xgig gehört, unterstütz und erweitert diese herausragenden PCIe-5.0-Testfunktionen. Die Software erlaubt unter anderem die automatische Aufzeichnung und Analyse der Trace-Daten über eine bedienerfreundliche Benutzeroberfläche, die über alle Protokollschichten und Netzwerktopologien hinweg eine beispiellose Sichtbarkeit gewährleistet.

Die Medusa Labs Test Tools Suite (MLTT) ist ein Softwarepaket für die Anwendungsschicht, das es erlaubt, völlig ohne zusätzliche Geräte einen konfigurierbaren Netzwerkverkehr zu generieren und zu analysieren. Mit Belastungstests lässt sich die Hardware im Netzwerk effizient auf Fehler überprüfen. Darüber hinaus beschleunigen die vom MLTT bereitgestellten Funktionen zum Benchmarking und zur Kontrolle der Datenintegrität die Design-Validierung und Systemvorbereitung.

Release von PCIe 5.0

Das am 29. Mai 2019 veröffentlichte endgültige Release des Standards PCI Express 5.0 kennzeichnet den Höhepunkt eines 18 Monate andauernden, beschleunigten Entwicklungszyklus, der als notwendig erachtet wurde, um den eskalierenden Leistungsbedarf datenintensiver Anwendungen zu berücksichtigen.

Wie alle früheren Generationen ist auch bei PCIe 5.0 die Abwärtskompatibilität gewährleistet, wobei die jeweils niedrigere Version weiterhin maßgeblich für die Transferrate zwischen PCIe-Slot und Anschlusskarte bleibt. Neben der größeren Bandbreite enthalten die neuen Spezifikationen auch Überarbeitungen auf der elektrischen Ebene zur Verbesserung der Signalintegrität sowie neue Kriterien zur Optimierung der mechanischen Leistung der Steckverbindungen.

Obgleich PCIe 4.0 bereits im Juni 2017 verabschiedet wurde, war die Markteinführung der für die 4. Generation benötigten Komponenten zum Release-Datum von PCIe 5.0 noch nicht abgeschlossen. Aufgrund der kurzen Entwicklungsdauer bietet sich den Hardware-Herstellern die beispiellose Möglichkeit, eine ganze Generation zu überspringen, wenn 2021 dann die ersten Komponenten und Produkte für PCIe 5.0 erhältlich sein werden. Der direkte Übergang von PCIe 3.0 auf PCIe 5.0 führt zu einer Vervierfachung der Geschwindigkeit, da bei PCIe 5.0 ein x4-Slot die gleiche Bandbreite zur Verfügung stellt wie ein vollwertiger x16-Slot von PCIe 3.0, sodass eine deutlich höhere Transferrate gewährleistet ist.

Wie schon bei allen vorhergehenden Generationen stellt auch die Abwärtskompatibilität der aktuellen Version PCIe 5.0 sicher, dass die anspruchsvollsten und leistungsstärksten Anwendungen, wie Cloud-Computing und Künstliche Intelligenz (KI), die Vorteile der größten verfügbaren Transferrate nutzen können, während frühere Technologie-Generationen weiter für weniger anspruchsvolle Anwendungen verfügbar bleiben.

Aufbau des Ökosystems von PCIe 5.0

Die Verabschiedung des Standards PCIe 5.0 im Jahr 2019 kennzeichnet nur einen von vielen Schritten auf dem Weg zur Implementierung dieser neuen Technologie-Generation. Die elektromechanische Karten-Spezifikation (CEM) von PCIe 5.0, die benötigt wird, um die Vorgehensweise bei der Systemintegration zu bestimmen, soll Ende 2020 veröffentlicht werden. Auch sind noch vorläufige Konformitäts- und Interoperabilitätsprüfungen abzuschließen. Diese zusätzlichen Meilensteine könnten die Einführung der ersten zertifizierten kommerziellen Produktangebote für PCIe 5.0 auf Mitte 2021 verschieben.

Da die PCIe-Technologie heute in nahezu alle Arten von Rechnersystemen integriert ist, gehören viele der weltweit größten Unternehmen aus den Bereichen Elektronik, Computing, Datenspeicher und E-Commerce der symbiotischen Infrastruktur der Kunden- und Lieferkette für PCIe 5.0 an. Dazu zählen beispielsweise IP-Lieferanten von geistigem Eigentum (Intellectual Property, IP), die die Funktionalität von PCIe 5.0 ermöglichen, Switch- und Retimer-Hersteller sowie Zulieferer von Mainboards, Speichergeräten und Grafik-Controllern. Diese wichtigen Komponenten sind Bestandteil der anspruchsvollen Computersysteme und Geräte, die für Rechenzentren und andere wichtige Netzwerkinstallationen benötigt werden.

Marktsegmente mit frühzeitiger Einführung von PCIe 5.0
Es wird nicht davon ausgegangen, dass alle Unternehmen und Marktsegmente sofort PCIe 5.0 einführen werden. Die IP-Märkte sind auf frühzeitige Validierungsmöglichkeiten angewiesen, um die Funktionalität im FPJ-/Silizium-Format sicherzustellen. Auch CPU-, Ethernet- und ausgewählte Accelerator-Anbieter werden bei der frühzeitigen Einführung von PCIe 5.0 eine wichtige Rolle spielen. Server in Rechenzentren sowie High-Performance-Computing(HPC)-Infrastrukturen, die bereits mit den sich verschärfenden Bandbreiten- und Latenzforderungen zu kämpfen haben, werden schnell von den Vorteilen der PCIe-5.0-Technologie profitieren wollen.

Anwender der PCIe-5.0-Protokollanalyse
Um eine schnellere Markteinführung sicherzustellen, müssen die Validierungs- und Debugging-Zyklen beschleunigt werden. Das erhöht die Nachfrage nach anspruchsvollen Protokollanalysatoren durch Integrationsteams, die für die Verifizierung und Validierung der Systeme verantwortlich sind, sowie durch Debugging-Teams, die mit der Qualifizierung der Komponenten und Behebung von Interoperabilitätsproblemen betraut sind. Auch Anwender, die das Performance-Tuning der Geräte, Treiber und Anwendungssoftware sicherstellen, werden aus ihrer Investition in anspruchsvolle Protokollanalysatoren für PCIe 5.0 eine erhebliche Rendite erwirtschaften.

Transferraten von PCIe 5.0

Auch mit der fünften Generation der PCIe-Technologie hat sich die Transferrate wie bei allen Vorgängern weiter verdoppelt. Mit der gleichen 128b/130b-Codierung, die seit Version PCIe 3.0 Standard ist, stellt PCIe 5.0 jetzt in jeder Richtung einen Durchsatz von 64 GB/s zur Verfügung. Da die PCIe-Technologie vollduplexfähig ist, werden in beiden Richtungen zusammengenommen maximal 128 GB/s übertragen.  

Bis PCIe 2.1 wurde ein 8b/10b-Leitungscode verwendet, das heißt, acht Datenbit wurden in einem 10 Bit langen Codewort übertragen. Das hatte bei der Leistung einen nicht nutzbaren Overhead von 20 % zur Folge, der die Brutto-Transferrate von 2,5 GT/s auf eine Nettobandbreite von nur 2,0 Gbit/s verringerte. Mit der ab PCIe 3.0 genutzten 128b/130b-Codierung wird dagegen auch bei PCIe 5.0 ein effizienterer Overhead-Faktor von 1,5 % beibehalten.

PCIe-Version

Release

Jahr

Transferrate

Durchsatz/Lane

x16-Durchsatz

1.0

2003

2,5 GT/s

250 MB/s

4,0 GB/s

2.0

2007

5 GT/s

500 MB/s

8,0 GB/s

3.0

2010

8,0 GT/s

1,0 GB/s

16,0 GB/s

4.0

2017

16,0 GT/s

2,0 GB/s

32,0 GB/s

5.0

2019

32,0 GT/s

4,0 GB/s

64,0 GB/s

Diese beeindruckende Geschwindigkeit von PCIe 5.0 würde es beispielsweise erlauben, den Inhalt einer typischen Blu-Ray-Disk in weniger als einer Sekunde in den nichtflüchtigen Speicher (NVM) eines PCIe-5.0-Mainboards zu übertragen. Obgleich eine solche Datenrate auf den ersten Blick übertrieben erscheinen mag, ist sie doch durch die in anderen Bereichen erfolgten Weiterentwicklungen in der Netzarchitektur notwendig geworden. Beispielsweise erfordert 400G Ethernet in jeder Übertragungsrichtung eine Bandbreite von 50 GB/s, um mit maximaler Kapazität an den Hauptprozessor (CPU) angeschlossen zu werden.

400G Ethernet erfordert in jeder Übertragungsrichtung eine Bandbreite von 50 GB/s, um mit maximaler Kapazität an den Hauptprozessor (CPU) angeschlossen zu werden. Bei PCIe 4.0 erwiesen sich die 32 GB/s, die ein vollwertiger x16-Slot zur Verfügung stellt, als unzureichend. Die von PCIe 5.0 gebotene Bandbreite übersteigt den Bedarf dieser Schnittstelle dagegen und lässt sogar noch etwas Reserve.

Doch nicht nur Ethernet-Netze treiben die Entwicklungszyklen voran. Eine wichtige Rolle spielen auch die neuen Echtzeitsysteme mit latenzkritischen Leistungsanforderungen, wie autonomes Fahren, Verteidigungsanwendungen, die eine sofortige Antwort erfordern, sowie kritische Anwendungen im Bereich der Finanzsicherheit, bei denen Hacking-Versuche umgehend abgewehrt werden müssen. Einzelne Nutzer von Multi-GPU-Systemen und Premium-Grafikkarten profitieren ebenfalls erheblich von der größeren Transferrate und Bandbreite bei PCIe 5.0.

Spezifikation von PCIe 5.0

Die Spezifikation von PCIe 5.0 kann als natürliche Weiterentwicklung des abwärtskompatiblen PCIe-Standards angesehen werden, wobei in dieser Version keine Änderungen an der Datensicherungsschicht (Data Link Layer, DLL) und Transaktionsschicht (Transaction Layer, TL) vorgenommen wurden. Auch profitiert diese Spezifikation weiterhin von der skalierbaren Flusssteuerung und den erweiterten Tags und Credits, die mit PCIe 4.0 eingeführt wurden.

Ebenfalls ergänzt wurde ein neuer CEM-Steckverbinder für Add-in-Karten (AIC). Verbesserungen an der Signalintegrität und am Design der Steckverbindung haben die Leistung und Zuverlässigkeit insgesamt gesteigert. Auf der Bitübertragungsschicht wurden Verbesserungen an den „Ordered Sets“ von EIEOS und SKP sowie an den Entzerrungssequenzen (EQ) eingeführt.

Bei den Hardware-Herstellern und Branchen-Insidern ist die Spezifikation von PCIe 5.0 im Allgemeinen auf ein positives Echo gestoßen. Insbesondere die Erweiterungen zur Verbesserung der Testfähigkeit, zum schnelleren Link-Training sowie zur Unterstützung alternativer Protokolle werden als äußerst vorteilhaft angesehen. Dieser Konsens in der Industrie in Verbindung mit den relativ niedrigen Hürden für den Übergang von 4.0 auf 5.0 haben dazu geführt, dass für die Hardware offensive Entwicklungs- und Kommerzialisierungsziele formuliert wurden.

Herausforderungen von PCIe 5.0

Die Fortschritte und Spezifikationsänderungen des neuen Standards PCIe 5.0 haben viele der Herausforderungen, die in der PCIe-Architektur begründet sind und die die Testausführung und die Entwicklungsmaßnahmen verkomplizieren, weiter verschärft. Dazu gehört die Forderung nach einer 2-fachen Verringerung des Sender-Jitters (Tx) und einer 3-fachen Verringerung des Referenztakt-Jitters.

Auch bei PCIe 5.0 bleibt die Signaldämpfung eine wichtige architekturbasierte Herausforderung. Retimer, Redriver und alternative Basismaterialien für Leiterplatten gehören zu den optionalen Kostenvorteilen, die Hardware-Entwicklern zur Verfügung stehen, um die Auswirkungen dieser Vorgaben abzumildern. Ein Retimer wird genutzt, um das gleiche Signal erneut zu übertragen, während ein Redriver das Signal lediglich verstärkt. Diese Funktionen verbessern die physische Reichweite der logischen Verbindung (Link).

Die Spezifikation von PCIe 5.0 legt für die Kanaldämpfung ein Budget von 36 dB fest, das damit nur etwa 28 % über dem Schwellwert von PCIe 4.0 liegt. Die mit der PCIe-Technologie verbundene Einfügedämpfung bleibt auch bei PCIe 5.0 ein Thema. Die Dämpfungspegel des Leiterplattenmaterials FR4 sind nicht länger akzeptabel und alternative Materialien, wie MEGTRON, die bis zu 2,5-mal mehr kosten, sind obligatorisch geworden. Auch haben die von PCIe 5.0 an die Kanäle gestellten Anforderungen neue Entzerrungsschaltungen für Sender (Tx) und Empfänger (Rx) notwendig gemacht. Zudem ist die Ausnutzung der elektrischen Reserve am Empfänger („Lane-Margining“) bei Spannung und Taktung unverzichtbar geworden.

Unterschied zwischen PCIe 5.0 und PCIe 4.0

Beim Übergang von PCIe 4.0 zu PCIe 5.0 hat sich die Implementierungsstrategie auf die Verdopplung der Transferrate, die Abwärtskompatibilität und einen kürzeren Release-Zyklus konzentriert.

Neue Leistungsmerkmale, die den Geschwindigkeitszuwachs ermöglichten oder förderten, hatten Vorrang vor anderen empfohlenen oder gewünschten Änderungen. Beispielsweise mussten der EIEOS-Satz und die Definition der Datenbitrate überarbeitet werden, um die Transferrate zu erhöhen. Grundlegende PCIe-Elemente, wie die Codierung und der Schwellwert der Bitfehlerrate (BER), wurden dagegen nicht verändert. Auch die Signalisierungs- und Scrambling-Verfahren sind mit denen von PCIe 4.0 identisch und man übernahm die bestehenden Rx-/Tx-Testmethoden, um die Implementierung zu vereinfachen.

Obwohl der Schwerpunkt auf eine frühe Markteinführung und auf die Kompatibilität gelegt wurde, gibt es bei PCIe 5.0 doch Design-Änderungen, die sich notwendigerweise auf die Steckverbindung und die Testverfahren auswirken. Dazu gehören die Taktrückgewinnung (CDR) mit einer Antwort zweiter Ordnung sowie ein CEM-Verbinder, der nur zu einem oberflächenmontierten (SMT) PCB-Footprint kompatibel ist, aber an der Add-in-Karte abwärtskompatibel bleibt. Über modifizierte TS1-/TS2-Trainingssequenzen unterstützt PCIe 5.0 nun auch alternative Protokolle.

Bedingt durch die ungewöhnlich lange Entwicklungszeit von PCIe 4.0 war auch deshalb eine größere Übereinstimmung mit der nächsten Generation PCIe 5.0 erforderlich, weil sich die Netzwerke und die Bandbreitennachfrage natürlich weiterentwickelt hatten. Aufgrund der dadurch entstehenden zeitlichen Überlappung beider Standards waren übereinstimmende Design- und Testverfahren für einen reibungslosen Übergang praktisch unverzichtbar.

Aktualisierung der Bitübertragungsschicht bei PCIe 5.0
Wie oben bereits erwähnt, führt PCIe 5.0 strengere Jitter-Spezifikationen, anspruchsvollere Budgetvorgaben für die Kanaldämpfung sowie neue Anforderungen an das Lane-Margening (Spannung, Taktung) ein. Zudem waren aufgrund der höheren Transferrate Änderungen an der Bitübertragungsschicht (Physical Layer) erforderlich. Weitere technische Neuerungen sichern die Abwärtskompatibilität zu früheren PCIe-Generationen.

Die Spezifikation von PCIe 5.0 enthält auch wichtige Änderungen am Ordered Set. Das „Electrical Idle Exit Ordered Set“ (EIEOS) wird genutzt, um den elektrischen Ruhezustand (Idle State) zu verlassen. Das vom „Ordered Pair“ bei PCIe 4.0 her bekannte Muster aus 16 Nullen und Einsen vergrößerte sich bei PCIe 5.0 auf 32 Nullen und Einsen, die für jede Lane wiederholt werden. Die (wiederholten) Back-to-Back-EIEOS-Signale kennzeichnen eine weitere Protokolländerung. Auch der „Start of Data Stream Ordered Set“ (SDS) wurde aktualisiert, sodass der Empfänger die Ursprungspunkte des Datenstroms jetzt eindeutig unterscheiden kann. 

Die Trainingssequenzen (TS1/TS2) profitieren von neuen innovativen Optionen, die die Verdoppelung der Transferrate von PCIe 5.0 vereinfachen sollen. Sie sind nun eine notwendige Vorstufe für den Link-Aufbau und die Entzerrung (EQ). Allerdings können sie auch Verzögerungen verursachen, da die Ordered Sets alle unterstützten Datenraten-Stufen, beginnend bei 2,5 GT/s schrittweise bis zur Transferrate von 32,0 GT/s von PCIe 5.0, durchlaufen. Um dieses Problem zu vermeiden, sind EQ-Bypass-Optionen vorgesehen, die die Entzerrung der Datenraten-Zwischenstufen umgehen. Es ist auch möglich, die Entzerrung durch Auswahl der „No EQ“-Option insgesamt auszulassen, sodass sofort zum aktiven Datentransfer-Status L0 übergegangen wird.

Weiterhin besitzen die modifizierten TS1-/TS2-Sequenzen von PCIe 5.0 neue Felder für die Kennungen (ID) alternativer Protokolle und bieten eine erweiterte Unterstützung der Vorcodierung. Nach erfolgreicher Aushandlung der Parameter (Negotiation) zwischen dem System und dem betreffenden Gerät, kann der Link dann sofort mit der höchsten unterstützten Datenrate in den L0-Status übergehen und die Übertragung mit dem ausgehandelten alternativen Protokoll einleiten. Sollte es nicht möglich sein, ein alternatives Protokoll auszuhandeln, kehrt das System umgehend zum Standardprotokoll von PCIe 5.0 zurück.

Testszenarien und -lösungen für PCIe 5.0

Bei PCIe 5.0 erschwert eine nahezu grenzenlose Vielfalt von Link-Bedingungen und -Szenarien die Fehlerdiagnose in der Aufbauphase (Pre-L0) und in der Betriebsphase (L0) der Link-Aktivität. Die besten Testlösungen für PCIe 5.0 bieten ein schichtenweises, systematisches Testkonzept an, das den Arbeits- und Zeitaufwand für die Fehlerdiagnose und -behebung deutlich verringert und gleichzeitig die Kennwerte der Systemleistung verbessert.

Typische Probleme während des Link-Aufbaus (Bring-up-Phase), hier insbesondere beim Link-Training und Statusübergang (Link Training and Status State Machine, LTSSM) betreffen die Signalintegrität und die Geräteerkennung, falsche Link-Raten sowie weitere potenzielle Störungen, die mit einem Protokollanalysator effektiv untersucht werden können. Mithilfe eines modernen PCIe-Protokollanalysators ist es nach Erreichen des L0-Status möglich, Leistungsmängel, wie übermäßige Übertragungswiederholungen (Replay), Rückgewinnungsprobleme und Verzögerungen auf den verschiedenen Schichten des Protokollstapels effizient zu erkennen und abzuschwächen.

Ein häufiger Fehler auf der PHY-Layer, der eine präzise Diagnostik erfordert, führt beim Verlassen des elektrischen Ruhezustands (Electrical Idle, EI) zu Fehlanpassungen zwischen der Tx- und Rx-Logik, die die Latenz vergrößern. Der VIAVI Xgig Analyzer erkennt diese Störungen zuverlässig, da er kurze Synchronisationszeiten mit anspruchsvollen Nachbearbeitungsfunktionen kombiniert, sodass aufgezeichnete Daten während der Übergänge vom Low-Power-Status kaum noch verloren gehen.  

Bei der Überwachung des allgemeinen Signalstatus und der Rückgewinnungsdaten der Links spielen Echtzeitwerte für die Bitübertragungsschicht eine sehr große Rolle. Wenn sich der Link beispielsweise im Betriebsstatus L0 befindet, werden Übertragungswiederholungen und Datenrückgewinnungen, die die Systemleistung deutlich beeinträchtigen können, häufig nicht erkannt. Die Echtzeit-Überwachung des Xgig Analyzer mit seinen praktischen Kennwerten und der Analyse des für jede einzelne Lane aufgezeichneten Verkehrs ermöglicht die effektive Überwachung und Diagnose von negativen Empfangsbestätigungen (NAK), Übertragungswiederholungen, Link-Fehlern und der Flusssteuerungsstatistik, wie einen Pufferüberlauf beim Empfänger und eine zu große Warteschlangentiefe für Transaktionen.

Die Zukunft von PCIe 5.0

Es sieht ganz so aus, als ob das rasante PCIe-Release-Tempo weiter anhalten wird, denn bereits 2021 wird die Veröffentlichung der endgültigen Spezifikation von PCIe 6.0 erwartet. Diese neue Version wird die schon traditionelle und für den PCIe-Standard typische Verdopplung der Bandbreite und die Abwärtskompatibilität beibehalten sowie in beiden Richtungen eine Transferrate von beeindruckenden 256 GB/s erreichen. Damit zieht PCIe mit der VRAM-Bandbreite preiswerter Grafikprozessoren (GPU) gleich.

Um bei identischer Zuverlässigkeit eine weitere Verdoppelung der Übertragungsrate zu ermöglichen, müssen die Pulsamplituden-Modulation (PAM-4) und die Vorwärtsfehlerkorrektur (FEC) einbezogen werden. Davon könnten die künstliche Intelligenz (KI) und das maschinelle Lernen (ML) profitieren, da deren Leistung von einer Kombination aus sehr hoher Datenrate, geringer Latenz und schnellem simultanen Zugriff auf mehrere Peripheriegeräte abhängig ist.

PCIe 5.0 kennzeichnet einen weiteren Entwicklungssprung in der E/A-Bus-Technologie. Es scheint, dass die Spezifikation von PCIe 5.0 mit dem Mooreschen Gesetz Schritt halten und gleichzeitig auf absehbare Zeit den Engpass in der Netzarchitektur überwinden kann. Mit den verbesserten Testern für PCIe 5.0, die jeden Tag neu auf den Markt kommen, sollten sich diese Fortschritte über PCIe 6.0 hinaus für viele zukünftige Generationen dieser Technologie weiter fortsetzen.

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