PCIe 5.0

PCIe 5.0

Le plus haut niveau de performance, de rapidité et de robustesse en matière de PCIe

Deux fois plus rapide que le PCIe 4.0 et avec compatibilité descendante. Les analyseurs de protocole PCIe 5.0 prennent en charge l’exploitation de liaisons de données de 32 GT/s. Ils offrent en outre une capacité de mémoire et de stockage, ainsi qu’une segmentation, supérieures pour la capture des trafics ascendants et descendants à volumes élevés.

Produits

Xgig 5P16 Analyzer/Exerciser/Jammer Platform for PCI Express 5.0
Combines Analyzer, Exerciser and Jammer functionality on the same platform with support for the latest PCIe, NVMe and CXL specifications
Xgig5P8 Analyzer/Jammer Platform for PCI Express 5.0
Provides full-speed 32Gbps data capture, enabling detailed functional and performance analysis of PCIe protocol
Xgig Exerciser Host Test Stand for PCI Express 5.0
The PCIe Exerciser Host Test Stand provides connectivity and power to a PCIe adapter card endpoint for testing and qualification.
Xgig 16-lane CEM Interposer for PCI Express 5.0
The PCIe 5.0 16-lane CEM Interposer enables debug and verification of new ICs, new system hardware designs, FPGA firmware, validation of system BIOS and software.
The Xgig® Jammer manipulates live network traffic to simulate errors in real time, enabling users to verify the responsiveness and robustness of error recovery processes.
Xgig Exerciser for PCI Express 5.0
The PCIe Exerciser generates PCIe data streams and responses for compliance testing and analysis PCIe 5.0 protocol.
Expert software comes standard with all Xgig Analyzers to provide a unique and robust set of debugging and analysis capabilities specifically designed to accelerate and simplify device development and troubleshooting.
Medusa Labs Test Tools Suite is leading application-based data testing and signal integrity testing tool enabling developers to identify, locate, and resolve elusive errors through stress testing before products are released to market.

Qu’est-ce que le PCIe 5.0 ?

PCI Express 5.0 désigne la cinquième génération de la norme d’interconnexion expresse de composants périphériques. Il est également appelé 5e PCIe, PCIe 5, PCI v5 ou simplement PCIe 5.0. Présentée pour la première fois en 2003, la technologie PCIe est devenue l’interface standard pour la connexion de composants haut débit à la carte mère via un bus d’accès point à point.

Si un délai de sept ans sépare l’apparition du PCIe 3.0 de celle du PCIe 4.0, le développement et le lancement des spécifications du PCI Express 5.0 ont suivi de peu ceux du PCIe 4.0 en offrant néanmoins deux fois plus de bande passante. Le consortium PCI-SIG a lancé la norme PCIe 5.0 finale.

  • Outils de test pour PCIe 5.0

    Les normes et pratiques de test sont remises en cause par chaque nouvelle version du PCIe, et le PCIe Gen5 ne fait pas exception à la règle. L’ensemble ordonné de sortie de veille électrique (Electrical Idle Exit Ordered Set, EIEOS) et les fonctionnalités de cadencement révisés ont eu un impact sur les pratiques de test au niveau de l’équipement et à celui du système. Des analyseurs de protocoles entièrement compatibles avec le trafic descendant et capables de prendre en charge l’exploitation de liaisons de données de 32 GT/s, comme le Xgig Analyzer de VIAVI, sont extrêmement utiles pour exécuter les plus récentes procédures de test et de débogage du PCIe 5.0. Une capacité de mémoire et de stockage, et une segmentation, supérieures pour la capture des trafics ascendant et descendant à volume élevé permettent l’enregistrement de longues séquences et le filtrage de paquets spécifiques pour des analyses de protocole fiables.

    Des protocoles alternatifs, tels qu’ils sont décrits dans les nouvelles spécifications PCI Express 5.0, exigent également une prise en charge complète des tests, car cette polyvalence améliorée permet désormais à d’autres protocoles de tirer parti de la pile de couches physiques PCIe éprouvée. Par exemple, le protocole alternatif Compute Express Link (CXL), qui est pris en charge par de nombreux leaders du marché, fournit une pile de protocoles optimisée avec une cohérence de cache parfaitement adaptée aux interfaces à faible latence. Grâce à l’ajout de nouvelles technologies telles que les options de dérivation d’égalisation et le précodage aux débits PCIe 5.0, les analyseurs de protocole de pointe et leurs ensembles de fonctionnalités modernes s’avèrent d’une valeur inestimable.

    La capacité de brouillage reste quant à elle essentielle pour tester la couverture, car la simulation d’un trafic réseau en temps réel constitue un test de mise à l’épreuve important pour le matériel de PCIe. Les brouilleurs intelligents et à détection de protocole tels que la plateforme Xgig Jammer  prennent en charge le fonctionnement en ligne de la configuration de test PCIe 5.0, la découverte automatisée et les tests de régression, ainsi que les tests relatifs à une large gamme de protocoles.  

    La suite logicielle Xgig Expert, fournie en série avec tous les analyseurs Xgig, prend en charge et améliore les remarquables capacités de test du PCIe Gen 5. Les fonctionnalités de ce logiciel incluent la capture et l’analyse des données de trace automatisées à l’aide d’une interface intuitive qui fournit une visibilité inégalée sur toutes les couches de protocoles et topologies de réseau.

    La suite d’outils de test Medusa Labs (Medusa Labs Test Tools, MLTT) est un outil logiciel de couche applicative qui permet de générer et d’analyser un trafic réseau configurable sans équipement supplémentaire. Des tests de contrainte de l’équipement réseau sont utilisés pour dévoiler efficacement les erreurs, tandis que les outils de test de référence MLTT et d’intégrité des données contribuent à accélérer la validation de la conception et l’ajout de systèmes.

  • Date de lancement du PCIe 5.0

    Le lancement final de la norme PCI Express 5.0, le 29 mai 2019, a marqué l’aboutissement d’un cycle de développement accéléré de 18 mois jugé nécessaire pour faire face à l’évolution de la demande en matière de performance des applications à traitement de données intensif.

    Tout comme les précédentes générations, le PCIe 5.0 conserve sa compatibilité avec les versions antérieures, même si la version (le débit) la plus faible entre le port PCIe et la carte de connexion reste le facteur déclencheur. En plus de l’augmentation de la bande passante, les spécifications du PCIe 5.0 incluent des progrès électriques permettant d’améliorer l’intégrité du signal et les mises à jour mécaniques pour une meilleure performance des connecteurs.

    Bien que le lancement final du PCIe 4.0 soit intervenu il y a plusieurs années (en juin 2017), la commercialisation des composants de 4e génération nécessaires s’est poursuivie bien après la date de lancement du PCIe 5.0. Le calendrier du PCIe Gen 5 offrira une option de « bond qualitatif » unique pour les fabricants d’équipement une fois que les composants et produits du PCIe 5.0 seront disponibles à la vente, en 2021. Une transition directe du PCIe 3.0 vers le PCIe 5.0 multipliera par quatre le débit, avec un PCI Express Gen 5 à 4 emplacements fournissant la même performance de bande passante qu’un PCIe 3.0 à 16 emplacements pleine grandeur, libérant ainsi de précieux espaces de connexion.

    Comme ce fut le cas pour chaque version du PCIe, la coexistence entre le PCIe Express 5.0 et les versions précédentes, rendue possible par la compatibilité à rebours intrinsèque de l’interface PCIe, permet aux applications à haute performance les plus exigeantes, telles que le cloud computing et l’intelligence artificielle (IA), de bénéficier du taux de transfert le plus élevé actuellement disponible alors que les technologies de générations précédentes demeurent utilisables pour les applications moins exigeantes.

  • Créer l’écosystème PCIe 5.0

    La date de lancement du PCIe 5.0 en 2019 n’a constitué que l’une des nombreuses étapes vers sa mise en œuvre. La spécification CEM (Card Electromechanical) du PCIe Gen 5, essentielle pour définir les pratiques d’intégration système, est encore en cours de développement, avec un lancement complet prévu fin 2020. Les tests préliminaires de conformité et d’interopérabilité doivent également être passés avec succès. Ces quelques jalons additionnels pourraient retarder les premières offres commerciales de produits PCIe 5.0 certifiés jusqu’à la mi-2021.

    Parce que la norme PCIe est intégrée à presque tous les types de systèmes informatiques en usage actuellement, de nombreuses sociétés parmi les plus importantes du monde dans les secteurs de l’électronique, de l’informatique, du stockage de données et du e-commerce œuvrent à la symbiose entre l’infrastructure client et celle de la chaîne d’approvisionnement pour PCI Express 5.0. Cela inclut les fournisseurs d’éléments de propriété intellectuelle (PI) d’activation du PCIe Gen 5, les fabricants de commutateurs et de resynchroniseurs, ainsi que les fournisseurs de cartes mères, de dispositifs de stockage et de contrôleurs graphiques pour PCIe 5.0. Ces éléments de construction essentiels alimentent les systèmes et équipements informatiques avancés pour les datacenters et d’autres déploiements de réseaux fondamentaux.

    Segments de marché pour l’adoption anticipée du PCIe 5.0
    Toutes les entreprises et tous les segments de marché n’adopteront pas la technologie PCI Express Gen 5 de manière simultanée. Les marchés des biens de propriété intellectuelle exigent des capacités de validation anticipées pour garantir la fonctionnalité dans des formats FPJ ou silicone. Les segments des processeurs, d’Ethernet et de certains accélérateurs sélectionnés seront aux aussi fortement impliqués dans un lancement anticipé du PCIe 5.0. Les serveurs de datacenter et les infrastructures informatiques haute performance (HPC), qui répondent déjà difficilement aux exigences exponentielles en termes de bande passante et de latence, absorberont rapidement les avantages inhérents à la technologie PCIe Gen 5 dès qu’elle sera disponible.

    Utilisateurs de l’analyse de protocoles PCIe 5.0
    Des cycles de validation et de débogages plus rapides sont essentiels pour accélérer le délai de mise sur le marché. Il en résulte une demande accrue d’outils d’analyse de protocoles PCIe Gen 5 avancée de la part des équipes d’intégration de systèmes chargées de la vérification et de la validation, mais aussi des équipes de débogage responsables de la qualification des composants et de la résolution des problèmes d’interopérabilité. Les équipes spécialisées dans l’affinage de la performance des appareils, des moteurs et des logiciels applicatifs trouvent elles aussi un avantage certain dans la fonctionnalité d’analyse de protocoles PCIe 5.0 avancée.

  • Débit du PCIe Gen 5

    La convention de doublement du débit à chaque nouvelle version de la norme PCIe s’applique une fois de plus avec le lancement du PCIe 5.0. Avec la même méthode d’encodage 128b/130b standard utilisée depuis la version PCIe 3.0, le PCIe 5.0 fournira un débit de 64 Go/s dans chaque direction. Et puisque la technologie PCIe permet un flux de données bidirectionnel en full-duplex, le débit total pour les deux directions combinées monte à 128 Go/s.  

    Avant le PCIe 3.0, la norme d’encodage était 8b/10b, ce qui signifie que huit bits de données étaient encodés et transmis sous forme de nombre à 10 bits. Il en découlait un facteur de saturation de la performance de 20 % qui faisait qu’un taux de transfert de bits brut de 2,5 GT/s était ramené à une bande passante nette de seulement 2,0 Gbit/s. Avec la convention d’encodage du PCIe 5.0, ce facteur de saturation est de 1,5 % et l’efficacité s’en trouve accrue.

    Version du PCIe

    Année de

    lancement

    Taux de transfert

    Débit/voie

    Débit x 16

    1.0

    2003

    2,5 GT/s

    250 Mo/s

    4,0 Go/s

    2.0

    2007

    5,0 GT/s

    500 Mo/s

    8,0 Go/s

    3.0

    2010

    8,0 GT/s

    1,0 Go/s

    16,0 Go/s

    4.0

    2017

    16,0 GT/s

    2,0 Go/s

    32,0 Go/s

    5.0

    2019

    32,0 GT/s

    4,0 Go/s

    64,0 Go/s

    L’incroyable vitesse du PCIe 5.0 permet à l’équivalent du contenu type d’un disque Blu-ray d’être transféré vers une mémoire non volatile (NVM) sur une carte mère PCI 5.0 en moins d’une seconde. Et même si ce débit exceptionnel peut sembler être un luxe superflu, il est indispensable pour améliorer l’architecture réseau dans d’autres domaines. Par exemple, l’Ethernet 400G exige une bande passante de 50 Go/s dans chaque direction pour communiquer avec un processeur à capacité maximale.

    L’Ethernet 400G exige une bande passante de 50 Go/s dans chaque direction pour communiquer avec un processeur à capacité maximale. Avec le PCIe 4.0, les 32 Go/s disponibles sur un connecteur à 16 emplacements pleine grandeur se révèlent insuffisants. Quand la technologie PCIe 5.0 est utilisée, la bande passante disponible dépasse largement les exigences de cette interface.

    Au-delà d’Ethernet, ce cycle d’amélioration continue est induit par l’arrivée de systèmes en temps réel dont les exigences de performance rendent la latence essentielle, comme c’est le cas pour conduite autonome, les applications de défense exigeant une réponse instantanée et les applications de sécurité financière critiques pour lesquelles les tentatives de piratage doivent être immédiatement déjouées. Les utilisateurs individuels de systèmes à cartes graphiques multiples ou premium retirent aussi des avantages concrets des améliorations du PCIe 5.0 en termes de débit et de bande passante.

  • Spécification du PCI Express 5.0

    Le PCI Express 5.0 peut être considéré comme une évolution naturelle de la norme PCIe rétrocompatible, avec aucun changement de lien inhérent ni de couche transactionnelle inclus dans cette version. La spécification 5.0 continue à bénéficier d’un contrôle adapté du flux et des identifiants et crédits étendus établis avec le PCIe 4.0.

    Un nouveau connecteur CEM conçu pour les cartes d’extension a également été ajouté. Les améliorations des fonctions d’intégrité du signal et de conception des connecteurs ont amélioré la performance et la fiabilité générales. Les améliorations de la couche physique incluent aussi une mise à jour des ensembles ordonnés EIEOS et SKP, et des séquences d’égalisation.

    La spécification du PCI Express 5.0 est généralement vantée par les fabricants d’équipement et les acteurs du secteur. Plus particulièrement, les améliorations apportées pour perfectionner la capacité de test, accélérer la formation sur la liaison et fournir un support pour le protocole alternatif sont reconnues comme des caractéristiques exceptionnelles du PCIe 5.0. Le consensus du secteur, ainsi que l’ensemble relativement minime des prérequis de mise en œuvre nécessaires à la transition du PCIe 4.0 vers le PCIe 5.0, sont à l’origine du développement agressif des équipements et des cibles de commercialisation.

  • Les défis associés au PCIe 5.0

    Les avancées et les changements de spécification qui accompagnent le lancement du PCIe 5.0 ont encore amplifié le nombre des défis architecturaux propres au PCIe, ce qui complique les activités de test et de développement. Cela inclut la nécessité de diviser par deux de la gigue de l’émetteur (Tx) et par trois la gigue d’horloge de référence.

    La perte de signal reste un défi architectural persistant avec le PCIe 5.0. Les éléments matériels de base des resynchroniseurs, des réachemineurs et autres cartes de circuits imprimés font partie des options coûts-bénéfices disponibles auprès des concepteurs d’équipements qui souhaitent limiter ces problèmes. Le recours à un resynchroniseur permet de retransmettre le signal alors qu’un réachemineur peut servir à l’amplifier. Dans un cas comme dans l’autre, la portée physique du lien s’en trouvera améliorée.

    La spécification du PCI Express 5.0 définit un budget de perte de canaux de 36 db, ce qui est supérieur d’environ 28 % seulement au seuil du PCIe 4.0. L’affaiblissement inhérent à la technologie PCIe est toujours présent dans la version PCIe 5.0. Les niveaux de perte enregistrés avec une construction utilisant des cartes de circuits imprimés FR4 ne sont donc plus viables et des éléments matériels alternatifs tels que le MEGTRON, qui coûtent jusqu’à 2,5 fois plus cher que le FR4, sont devenus obligatoires. De nouvelles conceptions de circuits d’égalisation pour l’émetteur (TX) et le récepteur (RX) sont également rendues indispensables par les besoins du PCI Express 5.0 en matière de canaux, et des marges de voie au niveau du récepteur sont désormais nécessaires autant pour la tension que pour la synchronisation.

  • Comparaison entre PCIe 5 et PCIe 4

    Lors du passage du PCIe 4.0 au PCI Express 5.0, le doublement du débit, la rétrocompatibilité et l’accélération du cycle de lancement constituaient les trois piliers essentiels sur lesquels s’est construite la stratégie de mise en œuvre.

    Les nouvelles fonctionnalités permettant ou favorisant l’augmentation de la vitesse primaient sur les changements recommandés ou demandés. Par exemple, des changements d’EIEOS et de définition de débit de données étaient nécessaires pour permettre une augmenter de la vitesse, mais des éléments fondamentaux de la norme PCIe, comme la méthode d’encodage et le taux d’erreur binaire (BER) cible, sont restés les mêmes. Les schémas de signalisation et de brouillage sont aussi restés les mêmes que pour le PCIe Gen 4 et les méthodes de tests d’émetteur (Tx) et de récepteur (Rx) ont été utilisées lorsque cela était possible afin de minimiser l’impact de la mise en œuvre.

    Malgré l’importance attachée au délai de mise sur le marché et à la compatibilité, d’autres changements conceptuels importants entre les versions PCIe 4.0 et 5.0 ont inévitablement affecté le couplage d’équipements et les pratiques de test. Cela a notamment concerné la récupération des données d’horloge (Clock Data Recovery, CDR) avec une réponse de deuxième ordre et un connecteur CEM uniquement compatible avec un encombrement de circuit imprimé PCBA à montage en surface, bien qu’il demeure rétrocompatible avec les versions antérieures au niveau de l’interface de la carte d’extension. PCI Express 5.0 prend aussi en charge des protocoles alternatifs via des séquences TS1/TS2 modifiées.

    La cohérence entre les normes PCIe 4.0 et PCIe 5.0 était d’autant plus nécessaire que le délai de lancement de la norme 4.0 avait été exceptionnellement long, alors que le paysage des réseaux et la demande en bande passante continuaient à se développer. Cela a virtuellement assuré une période de chevauchement entre les deux normes, ce qui a rendu les similitudes en matière de conception et de pratiques de test essentielles à une transition harmonieuse.

    Mises à jour de la couche physique du PCIe 5.0
    En plus des exigences plus rigoureuses en matière de gigue, des contraintes de budget en perte de canaux et des exigences de marge de voie pour la tension et le délai qui accompagnaient la sortie de la norme PCI Express Gen 5, l’augmentation de la vitesse exigeait des changements supplémentaires au niveau de la couche physique, tandis que d’autres avancées étaient incluses afin de conserver la rétrocompatibilité avec les versions antérieures de la norme PCIe.

    Les changements d’ensemble ordonné représentaient par ailleurs une importante modification accompagnant le lancement de la spécification PCI Express 5.0. L’ensemble ordonné EIEOS est utilisé pour faciliter la sortie d’un état de veille électrique. Le schéma familier à seize zéro et un, utilisé pour chaque paire ordonnée du PCIe 4.0 est devenu un schéma à trente-deux zéro et un répétés pour chaque voie dans la convention du PCIe Gen 5. Les signaux EIEOS (répétés) consécutifs représentent un autre changement au sein du protocole PCIe 5.0. L’ensemble ordonné de début de streaming de données (Start of Data Stream, SDS) a lui aussi été mis à jour pour que les points d’origine de streaming des données du PCI Express Gen 5 puissent être clairement reconnus par le récepteur. 

    Les séquences de formation (TS1/TS2) ont bénéficié de nouvelles options innovantes, conçues pour faciliter le doublement de la vitesse du PCIe Gen 5. Les séquences de formation sont un précurseur nécessaire à l’ajout de lien et à l’égalisation (EQ), mais elles peuvent aussi causer des délais lorsque les ensembles ordonnés passent par chaque incrément de prise en charge du débit, en commençant par 2,5 GT/s pour atteindre par étapes une vitesse de 32,0 GT/s pour le PCIe Gen 5. Pour remédier à ce dilemme, des options de dérivation d’égalisation ont été fournies, permettant de « sauter » les niveaux d’égalisation de vitesse intermédiaires ou pour les omettre tout simplement à l’aide de l’option « Absence d’EQ » pour permettre une transmission immédiate vers l’état de transfert de données L0 actif.

    De nouveaux domaines d’identification de protocoles alternatifs et une prise en charge améliorée du précodage ont également été ajoutés aux TS1 et TS2 modifiés du PCIe Gen 5. Une fois que la négociation entre l’appareil et le système a réussi, la liaison peut immédiatement passer à l’état L0 à la vitesse la plus élevée prise en charge et entamer le transfert de données en utilisant le protocole alternatif négocié. Dans le cas d’un échec de la négociation avec un protocole alternatif, le système peut rapidement revenir au protocole de base du PCIe 5.0.

  • Scénarios et solutions de tests du PCIe 5.0

    La variété presque illimitée des conditions et scénarios de liaison rend difficile la recherche de panne lors de la phase d’ajout (pré-L0) et des phases actives (L0) de l’activité d’une liaison PCIe 5.0. Les meilleures solutions de test du PCIe Gen 5 permettent une approche systématique, par couches, qui réduit de manière considérable le temps et les efforts liés à la recherche de panne, tout en améliorant les mesures de performance continues du système.

    Les problèmes d’ajout de liaison observés durant l’état LTSSM (Link Training and Status State Machine) comprennent les problèmes de détection et d’intégrité du signal, les vitesses de liaison incorrectes et d’autres conditions potentielles pouvant être diagnostiquées de manière efficace à l’aide d’un analyseur de protocole. Une fois l’état L0 atteint, les performances inadéquates dues, par exemple, à des répétitions excessives, à des problèmes de récupération et à des retards au niveau de différentes couches de la pile de protocoles peuvent également être détectées et atténuées efficacement avec l’aide d’un analyseur de protocole PCIe avancé.

    Une condition de couche physique courante exigeant une capacité de diagnostic précis apparaît lors la sortie de l’état de veille électrique, lorsque des incompatibilités entre les logiques de l’émetteur et du récepteur peuvent créer de la latence. Le Xgig Analyzer de VIAVI identifie ces conditions de manière fiable en employant des durées de verrouillage courtes et des capacités de post-traitement avancées, minimisant ainsi la perte de données capturées durant les transitions d’état à faible alimentation.  

    Il est très important de disposer de mesures en temps réel pour la couche physique afin de contrôler l’état général du signal et les données de récupération des liaisons. Par exemple, lorsque la liaison fonctionne à état L0, les retransmissions et les récupérations répétées, qui créent potentiellement une baisse importante de la performance du système, passent souvent inaperçues. Les fonctionnalités de surveillance en temps réel, de mesures et d’analyse post-capture effectuées par Xgig avec une résolution par voie contrôlent et diagnostiquent de manière efficace les accusés de réception négatifs (NAK), les retransmissions, les erreurs de liaison et les statistiques de contrôle de flux (FC) telles que les débordements de tampon récepteur et les profondeurs de file d’attente excessives.

  • L’avenir du PCIe 5.0

    La cadence effrénée des dates de lancement des normes PCIe semble devoir continuer, avec le lancement de la spécification finale du PCIe 6.0 prévue pour 2021. Cette nouvelle version continuera de doubler comme à chaque fois la bande passante et offrira une fois de plus la rétrocompatibilité propre à la norme PCIe, pour atteindre cette fois l’impressionnant record de 256 Go/s de bande passante bidirectionnelle. Dans les faits, cela placera le PCIe au niveau de la bande passante VRAM d’un processeur graphique bas de gamme.

    Afin de permettre un nouveau doublement du débit et de conserver les normes de haute fiabilité, les technologies de modulation d’impulsions en amplitude (PAM4) et de correction d’erreur sans voie de retour (FEC) seront utilisées. L’intelligence artificielle et l’apprentissage machine pourront potentiellement bénéficier de cette amélioration, car leurs performances se fondent sur une combinaison de vitesse exceptionnelle, de faible latence et d’accès rapide et simultané à de multiples périphériques.

    Le PCIe Gen 5 constitue ainsi une avancée réussie dans la technologie des bus d’E/S. Il semble que la spécification PCIe 5.0 parviendra à maintenir la cadence imposée par la loi de Moore tout en supprimant le goulet d’étranglement de l’architecture de réseau dans un avenir proche. Avec l’arrivée continue d’outils de test PCIe 5.0 nouveaux et améliorés, cette progression devrait se poursuivre avec succès avec le lancement du PCIe 6.0 et des nombreuses générations à venir.

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