PCIe 5.0

PCIe 5.0

最速で最も堅牢なレベルの PCIe パフォーマンス 

PCIe 4.0 の 2 倍の速度と下位互換性 PCIe 5.0 プロトコルアナライザは、優れたメモリ、ストレージ容量、セグメント化とともに 32GT/秒のデータリンク速度動作をサポートし、アップストリームおよびダウンストリームの大量のトラフィックキャプチャを実現します。

製品

Xgig 5P16 Analyzer/Exerciser/Jammer Platform for PCI Express 5.0
同じプラットフォーム上でアナライザー、エクササイズ、ジャマーの機能を組み合わせ、最新の PCIe、NVMe、CXL 仕様をサポート
Xgig5P8 Analyzer/Jammer Platform for PCI Express 5.0
フルスピードの 32Gbps データキャプチャを提供し、PCIe プロトコルの詳細な機能とパフォーマンス分析および同時マルチユーザー機能を可能にします。
Xgig Exerciser Host Test Stand for PCI Express 5.0
PCIe Exerciser ホストテストスタンドは、テストおよび認定のために PCIe アダプタカード端末に接続性とパワーを提供します。
Xgig 16-lane CEM Interposer for PCI Express 5.0
PCIe 5.0 16 レーン CEM インターポーザーは、新しい IC、新しいシステムハードウェア設計、FPGA ファームウェア、システム BIOS およびソフトウェアの検証のデバッグと検証を可能にします。
Xgig® ジャマーはライブネットワークトラフィックを操作することで、エラーをリアルタイムでシミュレートし、エラー回復プロセスの応答性と安定性を検証できるようにします。
Xgig Exerciser for PCI Express 5.0
PCIe Exerciser は、PCIe 5.0 プロトコルのコンプライアンステストおよび分析用の PCIe データストリームと応答を生成します。
Expert software comes standard with all Xgig Analyzers to provide a unique and robust set of debugging and analysis capabilities specifically designed to accelerate and simplify device development and troubleshooting.
Medusa Labs Test Tools Suite is leading application-based data testing and signal integrity testing tool enabling developers to identify, locate, and resolve elusive errors through stress testing before products are released to market.

PCIe 5.0 とは

第 5 世代のペリフェラルコンポーネントインターコネクトエクスプレスは、PCI Express 5.0 と呼ばれています。第 5 PCIe、PCIe 5、PCI V5、または単に PCIe 5.0 とも呼ばれます。2003 年に初めて導入された PCIe テクノロジーは、ポイントツーポイントのアクセスバスを使用して高速のコンポーネントをマザーボードに接続するための標準インターフェイスとなりました。

PCIe 3.0 の完成と PCIe 4.0 の完成の間に 7 年の間隔があったことを受けて、PCI Express 5.0 の仕様の開発とリリースは、4.0 の完成後迅速に行われ、帯域幅はさらに 2 倍に増加しました。最終的な PCIe 5.0 標準は PCI-SIG によってリリースされました。

PCIe 5.0 テストツール

新しい PCIe リリースごとにテストの基準と慣行には課題がつきもので、PCIe Gen5 も例外ではありません。改訂版の Electrical Idle Exit Ordered Set(EIEOS)およびクロッキング機能は、ハードウェアレベルとシステムレベルの両方でテスト慣行に影響を与えています。VIAVI Xgig アナライザなど、32GT/秒のデータリンク速度動作をサポートできる完全な下位互換性のあるプロトコルアナライザ は、最新の PCIe 5.0 テストおよびデバッグプロセスを実行する上で非常に貴重です。大容量のアップストリームおよびダウンストリームトラフィックキャプチャのための優れたメモリ、ストレージ容量、およびセグメンテーションにより、特定のパケットをフィルタリングして長いシーケンスを記録し、堅固なプロトコル分析を実現します。

新しい PCI Express 5.0 仕様で説明されているように、代替プロトコルも完全なテストサポートを必要とします。これにより、汎用性が向上し、他のプロトコルが実績のある PCIe 物理レイヤースタックを活用できるようになりました。例えば、多くの業界リーダーによってサポートされている Compute Express Link(CXL)代替プロトコルは、低レイテンシインターフェイスに最適なキャッシュ一貫性を備えた最適化されたプロトコルスタックを提供します。イコライゼーションバイパスオプションや PCIe 5.0 の速度でのプリコーディングなどの新たに追加された技術により、最新の機能を備えた最先端のプロトコルアナライザは非常に貴重な資産となります。

ネットワークトラフィックのリアルタイムシミュレーションによって PCIe ハードウェアの重要なリトマステストが作成されるため、妨害機能はテスト範囲には基本となるものです。 Xgig ジャマ―  プラットフォームなどのインテリジェントでプロトコルを認識するジャマーは、PCIe 5.0 テストセットアップインライン操作、自動検出および回帰テスト、および幅広いプロトコルでのテストサポートをサポートします。 

Xgig エキスパート ソフトウェアパッケージは、すべての Xgig アナライザーに標準で搭載されており、これらの卓越した PCIe Gen 5 テスト機能をサポートし、強化します。ソフトウェア機能には、すべてのプロトコルレイヤーとネットワークトポロジーを網羅する比類のない可視性を提供する、使いやすいインターフェイスを介した自動トレースデータキャプチャおよび分析が含まれます。

Medusa ラボテストスイート(MLTT)は、設定可能なネットワークトラフィックの生成と分析を可能にするアプリケーションレイヤーソフトウェアツールであり、追加の機器を必要としません。ネットワークハードウェアのストレステストは、効率的にエラーを発見するために使用されます。また、MLTT ベンチマークおよびデータインテグリティテストツールは、設計検証とシステムの立ち上げを加速するのに役立ちます。

PCIe 5.0 リリース日

2019 年 5 月 29 日の PCI Express 5.0 標準の最終リリースでは、データ集約型アプリケーションのパフォーマンス要求の増大に対処するために必要とされると考えられる、18 か月の高速開発サイクルの集大成でした。

PCIe スロットと接続カードの間の最小バージョン(速度)はゲーティングファクタのままですが、前世代と同様に、PCIe 5.0 は過去のイテレーションとの下位互換性を維持します。帯域幅の増加に加えて、PCIe 5.0 仕様には、信号の完全性を向上させるための電気的な拡張機能や、コネクタの性能を向上させるための機械的な更新機能も含まれています。

PCIe 4.0 の最終リリースは 何年も前になる 2017 年 6 月に完了しましたが、必要となる第 4 世代コンポーネントの商品化は PCIe 5.0 のリリース日をはるかに超えて続きました。PCIe Gen 5 リリースのタイミングは、2021 年に PCIe 5.0 コンポーネントおよび製品が市販された時点で、ハードウェアメーカーに独自の「リープフロッギング」オプションを提供します。PCIe 3.0 から 5.0 に直接移行すると、4 倍の「スピードバンプ」を生み出すことになります。PCI Express Gen 5 x4 スロットは、PCIe 3.0 x16 フルサイズスロットと同じ帯域幅パフォーマンスを提供し、貴重な接続スペースを解放します。

連続する各 PCIe リリースと同様に、PCIe インターフェイスの固有の下位互換性により、PCIe Express 5.0 と以前の PCIe バージョンの共存が可能になり、クラウドコンピューティングや人工知能(AI)などの最も要求の厳しい高性能アプリケーションは最高の転送速度を活用でき、同時に前世代のテクノロジーも要求の厳しくないアプリケーション向けに引き続き使用できます。

PCIe 5.0 エコシステムの作成

2019 年の PCIe 5.0 のリリース日は、実装までの道のりにおける多くの段階の 1 つに過ぎませんでした。システム統合プラクティスの定義に不可欠な PCIe Gen 5 電気機械式カード(CEM)の仕様は、2020 年後半にフルリリースが予定されており、開発中です。また、事前のコンプライアンスと相互運用性テストも成功裏に完了する必要があります。これらの追加のマイルストーンにより、最初の認証済みの PCIe 5.0 商用製品の販売開始は 2021 年半ばになる可能性があります。

PCIe は、現在使用されているほぼすべてのタイプのコンピューティングシステムに組み込まれており、PCI Express 5.0 の共生的な顧客およびサプライチェーンインフラには、エレクトロニクス、コンピューティング、データストレージ、E コマース業界の世界最大の企業が多数含まれています。これには、PCIe Gen 5 機能を実現する 知的財産(IP)サプライヤ、スイッチおよびリタイマーのメーカー、PCIe 5.0 マザーボード、ストレージデバイス、およびグラフィックスコントローラサプライヤが含まれます。これらの基本的な構成要素は、データセンターやその他の基本的なネットワーク展開のために、高度なコンピュータシステムやハードウェアに組み込まれます。

PCIe 5.0 早期導入の市場セグメント
すべての企業および市場セグメントが PCI Express Gen 5 テクノロジーを同時に採用するとは限りません。IP 市場では、FPJ またはシリコン形式の機能を保証するために、早期検証機能が必要になります。CPU、イーサネット、および一部のアクセラレータセグメントも、PCIe 5.0 の早期導入に大きく関与します。データセンターサーバーとハイパフォーマンスコンピューティング(HPC)インフラは、拡大し続ける帯域幅とレイテンシの要求に対応するのにすでに苦労しているため、PCIe Gen 5 テクノロジーが利用可能になった時点で、その固有の利点をすぐに吸収できます。

PCIe 5.0 プロトコル分析ユーザー
迅速な検証およびデバッグサイクルは、市場投入までの期間を短縮するために不可欠です。これにより、検証と妥当性確認を実行するシステム統合チームおよびコンポーネントの適格性確認と相互運用性の問題解決に取り組むデバッグチーム向けの高度な PCIe Gen 5 プロトコル分析ツールに対する需要が高まります。デバイス、ドライバー、およびアプリケーションソフトウェアのパフォーマンス調整チームは、高度な PCIe 5.0 プロトコル分析機能から高い投資収益率を得られます。

PCIe Gen 5 の速度

PCIe の速度倍増慣例は、PCIe 5.0 のリリースにも当てはまります。PCIe 5.0 は、PCIe バージョン 3.0 以降標準となっている 128b/130b エンコーディング方式を使用して、各方向で 64 GB/秒のスループットを提供します。PCIe テクノロジーにより、データは双方向で全二重に流れることができるため、両方向の総スループットは合計で 128GB/秒になります。 

PCIe 3.0 より前のエンコード規格は 8b/10b で、8 ビットのデータがエンコードされ、10 ビットの数値として送信されました。これにより、未加工ビット転送レート 2.5 GT/s をわずか 2.0 Gbit/秒の正味帯域幅に削減する 20% のパフォーマンスオーバーヘッド要因が発生しました。この効率的な 1.5% のオーバーヘッド・ファクターは、PCIe 5.0 エンコーディング規約で有効です。

PCIe のバージョン

リリース

転送レート

スループット/レーン

x16 スループット

1.0

2003 年

2.5GT/秒

250MB/秒

4.0GB/秒

2.0

2007 年

5.0GT/秒

500MB/秒

8.0GB/秒

3.0

2010 年

8.0GT/秒

1.0GB/秒

16.0GB/秒

4.0

2017 年

16.0GT/秒

2.0GB/秒

32.0GB/秒

5.0

2019 年

32.0GT/秒

4.0GB/秒

64.0GB/秒

PCIe 5.0 の驚異的な速度により、 1 秒以内に PCI 5.0 マザーボード上の一般的なブルーレイディスクの内容を不揮発性メモリ(NVM)に転送できます。このような卓越した速度は贅沢なように見えるかもしれませんが、他の分野のネットワークアーキテクチャの機能追加によって必要になってきました。例えば、400G イーサネットでは、最大容量の CPU とインターフェイスするために、各方向に 50GB/秒の帯域幅が必要です。

400G イーサネットでは、最大容量で CPU とインターフェイスするために、各方向に 50GB/秒の帯域幅が必要です。PCIe 4.0 では、フルサイズの 16 スロットで 利用できる 32 GB/秒では不十分であることが判明しました。PCIe 5.0 テクノロジーを使用すると、使用可能な帯域幅は、このインターフェイスの要件を超え、まだ余裕があります。

イーサネットに加えて、この継続的な改善サイクルは、自動運転、瞬時の応答を必要とする防御アプリケーション、ハッキングを即座に阻止する必要がある重要な財務セキュリティアプリケーションなど、レイテンシがクリティカルなパフォーマンス要件を持つリアルタイムシステムの出現によって促進されています。マルチ GPU システムとプレミアムグラフィックスカードの個々のユーザーは、PCIe 5.0 の速度と帯域幅の拡張によって、目に見えるメリットも得られます。

PCI Express 5.0 の仕様

PCI Express 5.0 の仕様は、このイテレーションに固有のリンクやトランザクションレイヤーの変更を含まない、下位互換性のある PCIe 規格の自然な進化と分類される場合があります。5.0 の仕様では、PCIe 4.0 で確立された拡張フロー制御と拡張タグおよびクレジットの利点が引き続き得られます。

アドインカード用に指定された新しい CEM コネクタが追加されました。シグナルインテグリティおよびコネクタ設計機能の改善により、全体的な性能と信頼性が向上しています。物理レイヤーの機能追加には、EIEOS、SKP オーダーセット、およびイコライゼーションシーケンスの更新も含まれます。

PCI Express 5.0 の仕様は、一般にハードウェアメーカーや業界関係者から高く評価されています。特に、テスト容易性の向上、リンクトレーニングの高速化、代替プロトコルサポートの提供を実現するための機能追加は、PCIe 5.0 の非常に優れた特性として認識されています。4.0 から 5.0 への移行に必要な実装前提条件の比較的無害なセットとともに、この業界のコンセンサスにより、積極的なハードウェア開発と商用化目標につき進んでいます。

PCle 5.0 の課題

PCIe 5.0 リリースに伴う進歩と仕様の変更により、テストおよび開発作業を複雑にする PCIe のアーキテクチャ上の課題の多くがさらに増幅しています。これには、トランスミッタ(Tx)ジッターの 2 倍の低減要件と、リファレンスクロックジッターの 3 倍の削減などがあります。

信号損失は、PCIe 5.0 でも継続的なアーキテクチャ上の課題となっています。リタイマー、リドライバー、および代替プリント基板(PCB)ベースマテリアルは、これらの問題を軽減するためにハードウェア設計者が利用できるいくつかの費用対効果オプションです。リタイマーを使用して信号を再送信したり、リドライバーを使用して信号を増幅したりできます。どちらの方法でも、リンクの物理的な到達範囲を改善できます。

PCI Express 5.0 の仕様では、チャネル損失バジェットは 36dB と定義されていますが、これは、PCIe 4.0 しきい値よりもほんの 28% 大きいだけです。PCIe テクノロジー固有の挿入損失は PCIe 5.0 リリースでも継続されるため、FR4 PCB 構造で発生する損失レベルはもはや維持できず、また、最大で FR4 の 2.5 倍のコストがかかるメガトロンなどの代替材料が必須となりました。また、PCI Express 5.0 のチャネル要件により、トランスミッター(TX)およびレシーバー(RX)の新しいイコライゼーション回路デザインも必要となり、電圧とタイミングの両方のための Rx でのレーンマージニングが必須となりました。

PCIe 5 と PCIe 4 の比較

PCIe 4.0 から PCI Express 5.0 への移行にあたっては、2 倍の高速化、下位互換性、およびリリースサイクルの高速化が、実行戦略を構築する 3 つの基本となる柱でした。

速度の向上を有効またはサポートする新機能は、他の推奨または要求された変更よりも優先されました。例えば、速度の向上を有効にするには EIEOS とデータビットレート定義の変更が必要でしたが、エンコーディング方式やターゲットビットエラーレート(BER)などの基本的な PCIe エレメントは一定のままでした。また、信号方式とスクランブル方式も PCIe Gen 4 と一貫性を保ち、実装への影響を最小限に抑えるために、可能な限り既存のトランスミッタ(Tx)およびレシーバ(Rx)テスト方式が活用されました。

市場投入までの時間と互換性に重点を置いていますが、PCIe バージョン 4.0 と 5.0 の間のその他の重要な設計変更は、必然的に接合するハードウェアとテスト慣行に影響を与えました。アドインカードインターフェイスでは下位互換性が維持されていますが、セカンドオーダー応答を備えたクロックデータリカバリ(CDR)と、サーフェイスマウント PCBA フットプリントとのみ互換性のある CEM コネクタなどは影響を受けました。PCI Express 5.0 は、変更された TS1/TS2 シーケンスを通じて代替プロトコルもサポートします。

ネットワークの状況と帯域幅の需要がバックグラウンドで拡大し続け、4.0 標準のリリース時間が非常に長くなったため、PCIe 4.0 と PCIe 5.0 の標準の一貫性は、さらに必要となりました。これにより、2 つの標準間のオーバーラップ期間が事実上保証され、設計とテストの手法の共通性がスムーズな移行に不可欠なものになりました。

PCIe 5.0 の物理レイヤーの更新
より厳格なジッター要件、チャネル損失バジェットの制約、PCI Express Gen 5 リリースに伴う電圧と時間のレーンマージン要件に加えて、速度の向上によって物理レイヤーの追加変更が必要になりました。同時に、以前の PCIe バージョンとの下位互換性を維持するためのその他の高度化などもあります。

オーダーセット の変更は、PCI Express 5.0 の仕様のリリースに伴う重要な変更でした。EIEOS オーダーセットは、電気的アイドル状態からの退出を容易にするために使用されます。PCIe 4.0 の各オーダーペアに使用される 16 個の 0 と 1 の使い慣れたパターンが、PCIe Gen 5 規則では、32 個の 0 と 1 が各レーンで繰り返されることになりました。バックツーバック(繰り返し)EIEOS 信号は、PCIe 5.0 プロトコルの追加変更です。また、PCI Express Gen 5 データストリームの起点をレシーバーで明確に識別できるように、データストリームオーダーセット(SDS)の開始も更新されました。 

トレーニングシーケンス(TS1/TS2)は、PCIe Gen 5 の速度倍増を容易にすることを目的とした革新的な新しいオプションの恩恵を受けています。トレーニングシーケンスは、リンクの立ち上げとイコライゼーション(EQ)に必要な先行作業ですが、オーダーされたセットが 2.5GT/秒 から 32.0GT/秒 PCIe Gen 5 の速度に段階的に移行するまで、各スピードサポートのインクリメントを通過するために遅延が発生する可能性もあります。このジレンマを解決するために、EQ バイパスオプションが用意されており、基本的に中間速度のイコライゼーションレベルを「スキップ」したり、L0 アクティブデータ転送状態への即時移行のために「No EQ」オプションを使用してイコライゼーションを完全に省略したりすることができます。

PCIe Gen 5 の変更された TS1 および TS2 に、代替プロトコル ID および拡張プレコーディングサポートの新しいフィールドも追加されました。システムとデバイス間のネゴシエーションが成功すると、リンクはただちにサポートされている最高速度で L0 状態に移行し、ネゴシエートされた代替プロトコルを使用してデータの転送を開始できます。代替プロトコルネゴシエーションが失敗した場合、システムはすぐにバックボーン PCIe 5.0 プロトコルに復帰できます。

PCIe 5.0 のテストシナリオとソリューション

ほぼ無制限のリンク条件とシナリオにより、PCIe 5.0 リンクアクティビティの起動(L0 より前)フェーズと完全起動(L0)フェーズの両方でトラブルシューティングの課題が発生します。最高の PCIe Gen 5 テストソリューションにより、階層化された体系的なアプローチが可能になり、継続的にシステムパフォーマンスメトリックスを改善しつつ、トラブルシューティングの時間と労力を大幅に削減できます。

リンクトレーニングとステータス状態マシン(LTSSM)の状態中に確認されるリンク起動の問題には、シグナルの完全性と検出の問題、正しくないリンク速度、およびプロトコルアナライザを使用して効果的に診断できるその他の潜在的な状態などがあります。L0 状態になった後は、高度な PCIe プロトコルアナライザを使用して、プロトコルスタックのさまざまなレイヤーでの過剰なリプレイ、復元の問題、遅延などのパフォーマンス上の非効率性を効率的に検出し、緩和することもできます。

正確な診断機能を必要とする 1 つの一般的な PHY レイヤーの状態は、電気的アイドル(EI)から脱出中に発生します。この状態では、Tx ロジックと Rx ロジックの不一致によってレイテンシが発生する可能性があります。VIAVI Xgig アナライザは、短いロック時間と高度な後処理機能を採用することで、これらの条件を確実に特定し、低パワー状態の遷移中にキャプチャされるデータの損失を最小限に抑えます。  

物理レイヤーのリアルタイムメトリックスは、リンクの全体的な信号の健全性と復元データを監視するために極めて重要です。例えば、リンクが L0 状態で動作している場合、リプレと復元が繰り返され、システムパフォーマンスが大幅に低下する可能性がありますが、多くの場合、検出されません。レーンごとの解像度を備えた Xgig リアルタイム監視、メトリックス、およびポストキャプチャ分析機能により、非確認応答(NAK)、リプレイ、リンクエラー、およびレシーババッファオーバーフローや過剰なトランザクションキュー深度などのフロー制御(FC)統計を効果的に監視および診断できます。

PCIe 5.0 の将来

PCIe リリース日のブレークネックの周期は、今後も続くと思われ、 PCIe 6.0  の最終仕様のリリースは、2021 年に予定されていいます。この新しいイテレーションでは、従来の帯域幅の倍増と PCIe の標準となっている下位互換性が継続され、今回は双方向帯域幅が驚異的な 256 GB/秒に達します。これにより、PCIe は実質的にローエンド GPU の VRAM 帯域幅と同等となります。

さらに 2 倍の速度向上を実現し、高い信頼性基準を維持するために、パルス振幅変調(PAM4)と前方誤り訂正(FEC)技術が採用されます。人工知能とマシンラーニングは、そのパフォーマンスが並外れた速度、低レイテンシ、複数の周辺機器への同時高速アクセスの組合せに依存しているため、この機能拡張の恩恵を受ける可能性があります。

PCIe Gen 5 は、I/O バステクノロジーの新たな飛躍的な進歩です。PCIe 5.0 の仕様は、予見できる将来にわたって、ネットワークアーキテクチャのボトルネックを解消しながら、ムーアの法則に 遅れをとらずに進んでいくでしょう。改善された新しい PCIe 5.0 テストツールが毎日登場しているため、この進歩は PCIe 6.0 のリリースと今後の多くの世代を通じて継続していくものと思われます。

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